ПЛИС\IP-ядра\Implementing and Parameterizing Memory IP\Терминология и пояснения относительно PHY\

Терминология и пояснения относительно PHY (PHY Considerations)

Вы можете публиковать эту статью полностью или с изменениями с указанием ссылки на эту страницу.

---

Соглашение по размещению выводов ПЛИС (Pin Placement Consideration)

ПЛИС семейств Stratix  V, Arria V и Cyclone V используют тактовые цепи PHY (PHYCLK) для тактирования выводов интерфейса внешней памяти для лучшего исполнения. Каждая сеть PHYCLK питается от PLL. В ПЛИС Cyclone V и Stratix V сеть PHYCLK распределяется на два банка I/O на той же стороне ПЛИС, поскольку для ПЛИС Arria V, каждая сеть PHYCLK распределяется на один банк I/O. Поэтому, все выводы ПЛИС для интерфейса памяти должны быть установлены на той же стороне ПЛИС.

Более подробно о принципах размещения выводов ПЛИС, имющих отношение к сети PHYCLK, можно узнать из главы "Интерфейсы Внешней Памяти в ПЛИС Stratix V" (External Memory Interfaces in Stratix V Devices) в томе 2 "Справочника ПЛИС Stratix V" (Stratix V Device Handbook), главы "Интерфейсы Внешней Памяти в ПЛИС Arria V" (External Memory Interfaces in Arria V Devices) в томе 2 "Справочника ПЛИС Arria V" (Arria V Device Handbook) или главы "Интерфейсы Внешней Памяти в ПЛИС Cyclone V" (External Memory Interfaces in Cyclone V Devices) в томе 2 "Справочника ПЛИС Cyclone V" (Cyclone V Device Handbook).

Широкий интерфейс, в котором ножки данных от интерфейса памяти установлены на двух смежных сторонах ПЛИС и разделенный интерфейс, в котором ножки данных расположены в двух противоположных банках I/O, также поддерживается в определенных семействах ПЛИС, которые не используют тактовую сеть PHY, чтобы обеспечить большую гибкость в размещении выводов ПЛИС.

Режим эмуляции x36, поддерживаемый в определенных семействах ПЛИС, не использует тактовую сеть PHY для QDRII и QDRII+ SRAM x36 интерфейсов. В режиме эмуляции x36 две группы x18 DQS или четыре группы x9 DQS могут быть объединены, чтобы формировать 36- битовую широкую шину записи данных, тогда как две группы x18 DQS могут быть объединены, чтобы формировать 36- битовую широкую шину данных чтения. Этот метод позволяет ПЛИС поддерживать x36 QDRII и QDRII+ SRAM интерфейсы даже если ПЛИС не имеет необходимого количества групп x36 DQS.

Некоторые семейства ПЛИС могут поддержать эмуляцию режима  x36 на немного более низких частотах.

Для информации о ПЛИС, которые поддерживают режим эмуляции x36 интерфейса и поддерживаемых частот для вашего проекта, обратитесь к "Оценщику Спецификации Интерфейса Внешней Памяти" (External Memory Interface Spec Estimator) на сайте Altera.

Более подробно о поддержке режима эмуляции x36 для QDRII и QDRII+ SRAM интерфейсов можете узнать из главы "Планирование выводов и ресурсов ПЛИС" (Planning Pin and FPGA Resources).