ПЛИС\IP-ядра\Implementing and Parameterizing Memory IP\Варианты реализации интерфейса внешней памяти

Варианты реализации интерфейса внешней памяти

Вы можете публиковать эту статью полностью или с изменениями с указанием ссылки на эту страницу. Благодарю за внимание.

---

Для достижения оптимальных характеристик сопряжения FRGA с внешней памятью, Altera предоставляет IP-ядро. IP-ядро использует для своей работы следующие компоненты:

• Уровень физического интерфейса (PHY), который оперирует синхронизацией пути данных.
• Блок контроллера памяти, который формирует все команды для памяти и адресует её.
• Блок многопортового ввода/вывода (MPFE), который позволяет многочисленным процессам в устройстве FPGA обращатьсяк общему банку памяти. Блок MPFE является новой характеристикой для устройств Arria V и Cyclone V.

Эти блоки обязательны при использовании блока интерфейса памяти.
Altera обеспечивает модульные решения для внешней памяти, которые позволяют Вам модифицировать по заказу пользователя ваш проект интерфейса памяти в любую из следующих конфигураций:

• PHY с вашим собственным контроллером
• PHY с контроллером Altera
• PHY с контроллером Altera и блоком MPFE

Вы можете также собрать собственный PHY, собственный контроллер, если захотите.
Таблица 1.2 показывает рекомендуемые типы памяти и контроллеры с PHY IP.

Таблица 1-2. Типы памяти, PHY и контроллеры для Quartus

Версия Quartus II	Тип памяти	PHY IP	IP контроллера
11.1	DDR/DDR2/DDR3	ALTMEMPHY (AFI) (1)	HPC II
	DDR2/DDR3	UniPHY	HPC II
	QDR II/QDR II+	UniPHY	QDR/RLD II controller
	RLDRAM II	UniPHY	QDR/RLD II controller
	Другие	ALTDQ_DQS (2)	Пользовательский
	Другие	ALTDQ_DQS2 (3)	Пользовательский
11.0	DDR/DDR2/DDR3	ALTMEMPHY (AFI)	HPC II
	DDR2/DDR3	UniPHY	HPC II
	QDR II/QDR II+	UniPHY	QDR/RLD II controller
	RLDRAM II	UniPHY	QDR/RLD II controller
	Другие	ALTDQ_DQS (2)	Пользовательский
	Другие	ALTDQ_DQS2 (3)	Пользовательский
10.1	DDR/DDR2/DDR3	ALTMEMPHY (AFI)	HPC, HPC II
	DDR2/DDR3	UniPHY Nios-based Sequencer	HPC II
	QDR II/QDR II+	UniPHY RTL Sequencer	QDR/RLD II controller
	RLDRAM II	UniPHY RTL Sequencer	QDR/RLD II controller
	Другие	ALTDQ_DQS (2)	Пользовательский
	Другие	ALTDQ_DQS2 (3)	Пользовательский
10.0	DDR/DDR2/DDR3	ALTMEMPHY (AFI)	HPC, HPC II
	DDR2/DDR3	UniPHY Nios-based Sequencer	HPC II
	QDR II/QDR II+	UniPHY RTL Sequencer	QDR/RLD II controller
	RLDRAM II	UniPHY RTL Sequencer	QDR/RLD II controller
	Другие	ALTDQ_DQS (2)	Пользовательский
	Другие	ALTDQ_DQS2 (3)	Пользовательский
9.1	DDR/DDR2/DDR3	ALTMEMPHY (AFI)	HPC, HPC II
	QDR II/QDR II+	UniPHY	QDR II controller
	RLDRAM II	UniPHY	RLDRAM II controller
	Другие	ALTDQ_DQS (2)	Пользовательский

Примечания к таблице 1-2.

1. AFI = Altera PHY interface
2. Используется для ПЛИС Arria II, Stratix III и Stratix IV.
3. Используется только для ПЛИС Arria V и Stratix V.

Более подробную информацию о контроллерах с UniPHY или ALTMEMPHY IP можно найти в секции "Функциональное Описание" в Томе 3 Справочника Интерфейса Внешней Памяти (External Memory Interface Handbook).
Более подробно о мегафункции ALTDQ_DQS вы можете узнать в "Руководстве по мегафункции ALTDLL и ALTDQ_DQS" (ALTDLL and ALTDQ_DQS Megafunctions User Guide).
Более подробно о мегафункции ALTDQ_DQS2 вы можете узнать в  Руководство Пользователя по мегафункции ALTDQ_DQS2 (ALTDQ_DQS2 Megafunction User Guide).
Другие подробности и пример проекта с использованием PHY вы можете найти на странице Design Example - Stratix III ALTDQ DQS DDR2 SDRAMALTDQ DQS DDR2 SDRAM.

Низкая латентность

Altera обычно предлагает решения с низким временем ожидания (низкой латентностью), которые значительно лучше, чем у конкурентов. ПЛИС Altera, выполненные по технологии 28-нм имеют сбалансированную тактовую сеть в периферии, чтобы уменьшить шумы переключения. Встроенные буферы FIFO чтения данных гарантируют временные параметры и облегчают размещение контроллера на кристалле. Вместе с самым последним UniPHY IP, эти изменения обеспечивают решительное уменьшение времени ожидания.

Таблица 1-3 показывает сравнение времени ожидания для Altera и ближайших конкурентов.