ПЛИС\IP-ядра\Implementing and Parameterizing Memory IP\Терминология и пояснения относительно PHY\

Терминология и пояснения относительно PHY (PHY Considerations)

Вы можете публиковать эту статью полностью или с изменениями с указанием ссылки на эту страницу.

---

Основная логика и частоты пользовательского интерфейса данных

Тактирование в PHY разделено по категориям на 2 домена:

• Домен PHY-memory – PHY-интерфейс с внешней микросхемой памяти – всегда на полной частоте (full-rate).
• Домен PHY-AFI – PHY-интерфейс с контроллером памяти – может быть как full (на полной), так и half (половинной) или quarter (четверть от полной) частоте памяти в зависимости от вашего выбора контроллера и PHY.

Для работы контроллера памяти на полной, половинной и четвертичной частотах, UniPHY IP поддерживает полную, половинную и четвертичную скорости потока данных. Показатель скорости потока данных определяет коэффициент между частотой интерфейса Altera® PHY Interface (AFI) и тактовой частотой микросхемы памяти.

Таблица 14-2 показывает сравнение тактовых частот, разрядности шины данных и разрядности шины адреса/команд между полной-, половинной-, и четвертичной частотами проектов.

В общих чертах, проекты на полной частоте (full rate) требуют меньшей разрядности шины данных и адреса/команд.
Тем не менее, поскольку основная логика работает на высокой частоте, проекты на полной частоте могут иметь трудности с обеспечением быстродействия. Для проектов с высокочастотным интерфейсом памяти Altera рекомендует, чтобы Вы использовали половинную или четвертичную частоту UniPHY IP и контроллера.

Интерфейсы DDR3 SDRAM способны работать на значительно более высоких частотах по сравнению с интерфейсами DDR, DDR2 SDRAM, QDRII, QDRII+ SRAM, и RLDRAM II. По этой причине Altera High-Performance Controller II и UniPHY IP не поддерживают проекты на полной частоте (full rate), использующие интерфейс DDR3 SDRAM. Тем не менее, аппаратный контроллер DDR3 в ПЛИС Arria V поддерживает только полную частоту. Поддержка проектов на четвертичной частоте - для интерфейсов DDR3 SDRAM, использующих частоты выше, чем 667 МГц.

Легче всего обеспечить временные параметры для половинной и четвертичной частоты из-за более низкой частоты требующейся в логике ядра, интерфейс на полной частоте обладает лучшей эффективностью для пакетов малой длины из-за того, что используется 1T режим адресации, где сигналы адреса и команды подаются в течение одного такта частоты памяти. Обычно проекты на половинной и четвертичной частоте работают в 2T и 4T режимах, соответственно, в которых сигналы адреса и команды должны быть выставлены в течение двух и четырех тактов частоты памяти, соответственно. Чтобы улучшать эффективность, контроллер может работать в режимах квази-1T половинной частоты (Quasi-1T half-rate) и  квази-2T четвертичной частоты (Quasi-2T quarter-rate). В половине-показателе способа Quasi-1T, две команды выпущены в память в двух циклах часов памяти. В режиме квази-1T половинной частоты (Quasi-1T half-rate) две команды передаются в память в течение двух периодов тактовой частоты памяти. В режиме квази-2T четвертичной частоты (Quasi-2T quarter-rate) две команды передаются в память в течение четырех периодов тактовой частоты памяти. Контроллер ограничен передачей команды строки в первой фазе тактов и командой столбца во второй фазе тактов, или наоборот. Команды строки включают в себя команды активизации (открытие страницы, activate) и заряда (закрытие страницы, precharge); команды столбцов включают в себя команды чтения (read) и записи (write).

Далее...