ПЛИС\IP-ядра\Implementing and Parameterizing Memory IP\Терминология и пояснения относительно PHY\

Терминология и пояснения относительно PHY (PHY Considerations)

Вы можете публиковать эту статью полностью или с изменениями с указанием ссылки на эту страницу.

---

Разделение ресурсов PLL, DLL и OCT (PLL, DLL and OCT Resource Sharing)

По умолчанию, для каждого интерфейса внешний памяти в ПЛИС нужен один PLL, один DLL и один управляющий блок OCT. Из-за фиксированного количества PLL, DLL и ресурсов OCT в ПЛИС, эти ресурсы могут быть задействованы для двух или более интерфейсов памяти, если будут выполнены определенные критерии. Этот метод позволяет устанавливать в ПЛИС несколько интерфейсов памяти и допускать использовать их ресурсы для других целей.

Используя общие PLL-ы, кроме уменьшения числа PLL-ов, имеет и дополнительные плюсы. Например, сокращение количества тактовых сетей и необходимых входных выводов ПЛИС. Для того, чтобы сделать PLL-ы общими, интерфейсы памяти должны удовлетворять       следующим критериям:
* Должен использоваться тот же самый протокол памяти (например, DDR3 SDRAM)
* Должен работать на той же частоте
* Контроллеры или PHY должны работать при одинаковом коэффициенте понижения частоты (например, половинной (half rate))
* Должны использоваться одинаковые требуемые фазы (например, дополнительная фаза core-to-periphery-тактов 90 градусов)
* Интерфейсы памяти должны быть расположены на той же стороне устройства, или смежных сторонах ПЛИС, если PLL способен тактировать обе стороны.

ПЛИС Altera имеют вплоть до четырех DLL-ов, способных выполнять сдвиг фазы на сигнале DQS для захвата данных чтения. DLL-ы расположены в углах ПЛИС и некоторые DLL-ы могут иметь доступ к двум смежным сторонам ПЛИС. Для того, чтобы использовать общие DLL-ы, интерфейсы памяти должны удовлетворять следующим критериям:
* Работать на той же частоте
* Интерфейсы памяти должны быть расположены на той же стороне ПЛИС, или смежных сторонах ПЛИС, имеющих доступ к данному DLL.

Для выводов ПЛИС с OCT-калибровкой, используемых в интерфейсе памяти, требуется управляющий блок OCT, чтобы калибровать величину сопротивления  OCT. В зависимости от семейства ПЛИС, управляющий блок OCT использует также выводы RUP и RDN или RZQ для калибровки OCT. Каждый управляющий блок OCT может быть общим только для выводов,  питающихся напряжением VCCIO с тем же уровнем. Использование общего управляющего блока OCT интерфейсами, работающими с тем же уровнем VCCIO, допускает использование в ПЛИС других управляющих блоков OCT, поддерживать другие уровни VCCIO. Неиспользованные выводы ПЛИС RUP/RDN или RZQ могут также использоваться для других целей. Например, RUP/RDN выводы могут быть использованы как DQ или выводы  DQS. Для того, чтобы использовать общий управляющий блок OCT, интерфейсы памяти должны работать на том же напряжении VCCIO.

Более подробно о ресурсах, необходимых для интерфейсов памяти в различных семействах ПЛИС, можно ухнать в главе "Планирование выводдов и ресурсов ПЛИС" (Planning Pin and FPGA Resources).

Более подробно об использовании общих PLL, DLL и управляющих блоков OCT можете узнать в главе "Функциональное описание UniPHY" (Functional Description—UniPHY) в томе 3 "Справочника Интерфейса Внешней Памяти" (External Memory Interface Handbook).

Более подробно о DLL можете узнать из главы интерфейса внешней памяти в справочниках  соответствующих ПЛИС.

Более подробно об управляющем блоке OCT можете узнать из главы характеристик I/O в справочниках соответствующих ПЛИС.

Далее...