Параметры PHY (PHY Settings)

Ссылка на официальный документ фирмы Altera

Данная статья является вольным переводом мною для меня же. На всякий случай, чтобы не забыл. Статья является переводом некоторых глав документа Implementing and Parameterizing Memory IP. А именно тех глав, которые мне понадобились, которые могут понадобиться вам. Пока есть время - публикую. Критика и замечания приветствуются, если они конструктивные. Я не несу ответственности за неточность перевода. Всё-таки сложно некоторые термины наиболее близко назвать по-русски, да и английский я не так хорошо знаю. Сам понял. Надеюсь, поймёте и вы. Вы можете публиковать эту статью полностью или с изменениями с указанием ссылки на эту страницу. Благодарю за внимание.

**Список параметров PHY**
Параметр	Описание
	*Основные параметры (General Settings)*
Speed Grade	Определяет быстродействие (Speed Grade) используемой микросхемы FPGA. Влияет на генерируемые временные ограничения и отчёт по временному анализу.
Generate PHY only	При использовании данной опции генерируется UniPHY-ядро без контроллера памяти. Когда вы используете данную опцию, AFI-интерфейс становится доступным извне (экспортируется) и вы можете подключить его к собственному контроллеру памяти.
	*Такты (Clocks)*
Memory clock frequency	Частота тактового сигнала микросхемы памяти. Можно указать до 4 знаков после запятой. Для определения максимально возможной тактовой частоты для вашего конкретного применения памяти, обратитесь к странице External Memory Interface Spec Estimator на сайте Altera.
Achieved memory clock frequency	Реальная частота, генерируемая PLL, для тактирования внешнего интерфейса памяти (memory clock).
PLL reference clock frequency	Частота входного тактового сигнала для тактирования PLL. Можно указать до 4 знаков после запятой.
Rate on Avalon-MM interface	Ширина шины данных интерфейса Avalon-MM. Для значения «Full» будет равна 2x от ширины шины данных памяти. Для значения «Half» будет равна 4x от ширины шины данных памяти. Для значения «Quarter» будет равна 8x от ширины шины данных памяти (поддерживается только для DDR3 SDRAM при использовании Stratix V). Значение «Quarter» используется для памяти с частотой 533 МГц и выше. Для определения скорости интерфейса Avalon-MM для других типов памяти, обратитесь к разделу «local interface clock rate» страницы External Memory Interface Spec Estimator на сайте фирмы Altera.
Achieved local clock frequency	Реальная частота, генерируемая PLL, для тактирования локального интерфейса контроллера памяти (AFI clock).
	*Дополнительные параметры PHY (Advanced PHY Settings)*
Advanced clock phase control	Разрешение изменения фазы тактового сигнала. Значение по умолчанию должно быть достаточным для большинства модулей DIMMs и печатных плат, но может быть модифицировано если необходимо компенсировать большую разность в задержках тактов адреса и команд.
Additional address and command clock phase	Позволяет увеличивать или уменьшать суммарный сдвиг фазы тактов адреса и команды. Базовое значение фазового сдвига выровнено по центру относительно адреса и команд на устройстве памяти, которое не может быть оптимальными при всех возможных обстоятельствах. Увеличивая или уменьшая сдвиг фазы, можно улучшить синхронизацию. Значение по умолчанию является 0 градусов. Для достижения оптимального результата, отрегулируйте эту величину основываясь на результатах временного анализа адреса и команд. Этот параметр не доступен для семейства Stratix V.
Additional phase for core-to-periphery transfer	Позволяет сдвигать фазу защелкивания тактами передач от ядра до периферии (core-to-periphery transfers). Задерживая момент защёлкивания, положительная величина фазового сдвига улучшает время установки для передач между регистрами в ядре и half-rate DDIO_OUT блоках периферии, соответственно. Отрегулируйте эти параметры согласно результатам временного анализа ядра. Эта опция доступна только для семейства Stratix V.
Additional phase for periphery-to-core transfer	Позволяет сдвигать фазу защелкивания тактами передач от периферии к ядру (periphery-to-core transfers).Отрицательная величина фазового сдвига момента защёлкивания улучшает время установки для передач между чтением fifo в периферии и ядром. Отрегулируйте эти параметры согласно результатам временного анализа ядра. Эта опция доступна только для семейства Stratix V.
Additional CK/CK# phase	Базовое значение фазового сдвига выровнено по центру относительно адреса и команд на устройстве памяти, которое не могжет быть оптимальным при всех возможных обстоятельствах. Увеличивая или уменьшая сдвиг фазы можно улучшить синхронизацию. Увеличивая или уменьшая сдвиг фазы на CK/CK# также уплотняет чтение, запись, тогда как увеличение или уменьшение сдвига фазы адреса и команд - нет. Для достижения оптимальных результатов, отрегулируйте величину, основываясь на результатах временного анализа сигналов адреса и команд. Гарантируйте, что временные условия для чтения, записивыполняются после регулировки фазы тактов. Отрегулируйте эту величину когда временные условия для ядра не выполняются после регулировки "Additional address and command clock phase". Этот параметр доступен только для DDR3 SDRAM. Тем не менее, этот параметр не доступен для устройств Stratix V.
Enable read DQS tracking	Улучшает синхронизацию полей непрерывно компенсируя температурные изменения. Когда Вы включаете этоу опцию, Вы будете наблюдать повышение занимаемой площади на кристалле вашим проектом, а время выполнения команды refresh будет более длинным из-за трассировки доступа. Altera рекомендует, чтобы Вы включали эту опцию для проекта, работающего на частоте 533 МГЦ и выше. Этот параметр доступен только для DDR3 SDRAM.
Supply voltage	Напряжение питания для различных подтипов памяти. Эта опция доступна только для DDR3 SDRAM. DDR3L к настоящему времени поддерживается только в Stratix V.
I/O standard	Напряжение выбранного стандарта I/O. Установите стандарт I/O согласно стандарту памяти вашего проекта.
PLL sharing mode	Когда Вы выбираете "No sharing", редактор параметров генерирует PLL без экспорта сигналов PLL. Когда Вы выбираете "Master", редактор параметров добавляет блоку PLL экспортируемые сигналы. Когда Вы выбираете "Slave", редактор параметров удаляет интерфейс PLL и Вы должны соединить внешнего мастера PLL, чтобы управлять дублирующими сигналами интерфейса PLL. Выбирайте "No sharing", если Вы не хотите разделять PLL с другими блоками, в противном случае выбирайте "Master" или "Slave". Более подробно о разделении ресурса обратитесь к секции “*The DLL and PLL Sharing Interface” главы "Functional Description—UniPHY" Справочника Интерфейса Внешней Памяти ("External Memory Interface Handbook"). Вы должны модифицировать файл timing-скрипта, чтобы отразить разделение ресурсов,в течение временного анализа. За более подробной информацией обратитесь к UniPHY tutorials* на странице "Список проектов, использующих Altera External Memory IP" на сайте Altera.
DLL sharing mode	Когда Вы выбираете "No sharing", редактор параметров предписывает блоку DLL не экспортировать сигналы DLL. Когда Вы выбираете "Master", редактор параметров предписывает блоку DLL дополнительно экспортировать сигналы. Когда Вы выбираете "Slave", редактор параметров ликвидирует интерфейс DLL и Вы должны соединить внешнего мастера DLL, чтобы управлять дублирующими сигналами DLL. Выберите "No sharing" если Вы не используете разделение DLL, в противном случае выбирайте "Master" или "Slave". Более подробно о разделении ресурса обратитесь к секции “The DLL and PLL Sharing Interface” в главе "Functional Description—UniPHY" Справочника Интерфейса Внешней Памяти (External Memory Interface Handbook).
OCT sharing mode	Когда Вы выираете "No sharing", редактор параметров предписывает блоку OCT не экспортировать сигналы OCT. Когда Вы выбираете "Master", редактор параметров предписывает блоку OCT дополнительно экспортировать сигналы. Когда Вы выбираете "Slave", редактор параметров ликвидирует интерфейс OCT, и Вы должны соединиться с внешним управляющим блоком OCT чтобы управлять дублирующими сигналами OCT. Выберите "No sharing" если Вы не используете разделение блоков OCT, в противном случае выберите "Master" или "Slave". Более подробно о разделении ресурса обратитесь к секции “The OCT Sharing Interface” в главе "Functional Description—UniPHY" Справочника Интерфейса Внешней Памяти.(External Memory Interface Handbook).
HardCopy compatibility	Разрешается использовать все требуемые опции совместимости HardCopy для сгенерированного IP-ядра. Для некоторых параметров будут добавлены такты конвейера к каналу данных записи, чтобы помочь выполнить временные ограничения для проектов, использующих устройства HardCopy; конвейерный этап не влияет на латентность (задержку) чтения и записи. Включите эту опцию если Вы мигрируете ваш проект на HardCopy. Более подробно можете узнать в главе Руководящих принципов Миграции Проектов на HardCopy (HardCopy Design Migration Guidelines).
Reconfigurable PLL location	Когда Вы установили такой PLL, используемый в интерфейсе памяти UniPHY, чтобы он мог быть перестраиваемым во время работы, Вы должны определить позицию PLL. Это назначение генерирует PLL, который может располагаться только на выбранных сторонах ПЛИС. Эту опцию используют, когда Вы включаете "HardCopy compatability". В проектах HardCopy Вы должны определить расположение PLL согласно расположению интерфейса.
Sequencer optimization	Выберите "Performance", чтобы использовать секвенсер, основанный на Nios II, или "Area", чтобы использовать секвенсер, построенный на логике. Altera Рекомендует, чтобы Вы использовали секвенсер, базирующийся на Nios для тактовых частот памяти больше, чем 400 МГЦ и использовали секвенсер, базирующийся на логике если Вы хотите уменьшить использование ресурсов ПЛИС. Этот выбор доступен только для QDRII и QDR II+ SRAM, и RLDRAM II.

Категория: радиотехника | Теги: радиоэлектроника, радиотехника, цифровая техника, аналоговая техника, средства измерений, средства связи, радиотехнические справочники

Радиотехнический сайт RADIOTRACT

Радиотехника и электроника для разработчиков и радиолюбителей

Информация

Доска объявлений

Программы

Ссылки

Мы в соцсетях

Рекомендуем

ПЛИС Xilinx

Параметры PHY (PHY Settings)

Параметр

Описание

Комментарии